Flujo de trabajo en FPGA: síntesis, place and route y bitstream

Hasta ahora hemos visto qué es una FPGA y qué piezas tiene por dentro (LUTs y Flip-Flops). Ahora nos toca abordar la parte que suele asustar a los recién llegados: El Toolchain (o flujo de trabajo).

En el mundo de programacion, estamos acostumbrados a un botón de “Compilar y Subir”. Detrás de escena, un compilador (avr-gcc) traduce C++ a código máquina.

En el mundo de las FPGAs, el proceso es radicalmente distinto. No estamos generando instrucciones para una CPU, estamos diseñando un chip físico. Esto requiere una serie de pasos complejos que transforman nuestra descripción abstracta en una configuración eléctrica real.

A este proceso lo llamamos FPGA Implementation Flow y entenderlo es importante para saber qué está pasando cuando tu ordenador se queda “pensando” durante minutos (o horas en diseños grandes).

Entrada de diseño (design entry)

Todo empieza con nosotros escribiendo código. Como vimos, usamos un HDL (Hardware Description Language) como Verilog o VHDL.

También es posible usar herramientas de diseño gráfico (Schema Entry) uniendo bloques con el ratón, pero en el mundo profesional y en este curso, nos centraremos en el código, que es mucho más potente y mantenible.

// Nuestra descripción abstracta
module blinky(input clk, output led);
    // ... lógica del contador ...
endmodule

Síntesis (synthesis)

El primer paso “pesado” es la Síntesis.

Aquí, la herramienta toma nuestro código Verilog (que es legible por humanos) y lo traduce a una lista de componentes lógicos básicos. Es equivalente a cuando un compilador de C pasa a ensamblador, pero en lugar de instrucciones, genera puertas lógicas y registros.

El sintetizador realiza tres tareas clave:

El resultado de la síntesis es un Netlist.

Place and route (implementación)

Esta es una de las partes más delicadas del flujo, y donde el software suda la gota gorda. Tenemos un Netlist (una lista de conexiones lógicas), pero ahora tenemos que colocarlo físicamente en el chip.

Este paso se divide en dos fases que suelen ir de la mano:

Análisis de tiempos (timing analysis)

Este no es un paso que genere un archivo, sino un reporte crítico. En un circuito digital, las señales tardan un tiempo físico en viajar de un Flip-Flop a otro (atravesando cables y LUTs). Si la señal tarda demasiado, no llegará a tiempo para el siguiente ciclo de reloj y el sistema fallará.

El analizador de timing verifica si, con la colocación y enrutado actuales, nuestro diseño puede funcionar a la velocidad que le hemos pedido (por ejemplo, 100 MHz).

• Si cumple, tenemos Timing Closure.
• Si no cumple, la herramienta nos avisará de que hay caminos críticos que violan las restricciones.

Generación del bitstream

Si todo ha ido bien, el último paso es generar el archivo final. Dependiendo de la marca, tendrá extensión .bit, .bin, .sof, etc.

Este archivo Bitstream no es un ejecutable. Es una trama de bits que define el estado de todos los interruptores de configuración de la FPGA.

Es literalmente el mapa que dice:

• “Switch 1024: ON”
• “Contenido de la LUT 50: 10110010”
• “Estándar de voltaje del Pin 3: 3.3V”

Configuración y carga

Finalmente, enviamos el Bitstream al chip. Aquí hay una distinción importante respecto a los microcontroladores.

La mayoría de FPGAs (como las de Xilinx o la familia iCE40) están basadas en SRAM. Esto significa que son volátiles.

1. Al encender la placa, la FPGA está “vacía” y tonta.
2. La FPGA lee el bitstream desde una memoria Flash externa (o se lo enviamos nosotros por USB).
3. Se configura y empieza a funcionar.

Si quitas la energía, la FPGA pierde su configuración. Por eso, cuando “programamos” nuestra placa, en realidad solemos estar grabando la memoria Flash externa que acompaña a la FPGA.

El flujo completo

Para que nos quede claro el mapa mental: